Xilinix XC4010 Ic Logic Cl Array T24932     
IAI FS-11WM-100-300 Actuator, 6 ft T32363     
Rexroth 1PF1R4-16/20,00-500RG01M02 Hydraulic Pump T32476 

B&K XM0284 ZI0058 Circuit Board T65609       
PF Parts Feeders C24 Vibratory Parts Feeder T57164

　Microchip可配置逻辑单元（CLC）
　　MicrochipCLC允许用户从八路输入中选择最多四个信号。这些输入可以是两个IO引脚、内部时钟、外设或寄存器位的组合。这四个信号随后路由到可编程逻辑模块中。该逻辑模块可编程为AND-OR、OR-XOR、4输入AND、S-R锁存器的8种组合之一，也可配置为4种其它触发器组合之一。Microchip在其《可配置逻辑单元提示与技巧》应用手册中给出了部分实例。其中的实例之一演示了如何配置这些模块以解码正交信号。在不使用这些额外的逻辑模块情况下，CPU需要以高得多的速率采样信号，才能避免正处于转换阶段的信号发生伪旋转，让CPU只被有效转换中断。MicrochipPIC10（L）F320/322器件每个都包含一个CLC模块，而每个CLC模块都包含四个图3所示的模块。
可编程逻辑能为微控制器带来　　
图3Microchip的可配置逻辑单元（4个中的一个）
　　NXP模式匹配引擎
　　NXP提供的用户可配置逻辑被称为模式匹配引擎。该逻辑模块的输入可选择最大八个GPIO输入。这八个输入可为复杂的布尔表达生成乘积项。这些输出可用于触发中断，驱动特殊IO引脚，或是路由到下一个逻辑模块或slice。其它特性则支持上升或下降信号以及反相信号的边缘检测。该附加硬件经配置后，只有发生复杂（或简单）事件组合时才中断CPU。NXPLPC81x器件内置一个模式匹配引擎。
赛普拉斯PSoC通用数字模块（UDB）
　　赛普拉斯通过使用通用数字模块或UDB，采用更先进的方法在上文介绍的其他三个厂商的方法和FPGA之间独树一帜。一个UDB由两个12C4PLD和一个数据通路构成。PLD可用于控制数据通路的操作和数据流，也可用作通用逻辑和状态机。数据通路是一种能提供8位功能（AND、OR、ADD、SUB、INC、DEC、XOR）、移位功能（左和右）以及供数据排队的两个4字节FIFO的定制模块。这些模块也可以结合在一起提供16位、24位或32位功能。
　　UDB的输入和输出可路由到任何GPIO、外设/组件IO、中断等。UDB、固定功能模拟和数字模块以及GPIO之间的互联都使用数字信号接口（DSI）处理。UDB经编程可实现为任何功能，包括从简单的逻辑门到计数器和PWM以及UART和I2C外设等通用串行接口。
　　就利用UDB实现设计而言，用户可以选择多种选项。既可把简单的逻辑门布局在原理图中，也可在Verilog中实现设计。还可提供定制图形界面，无需使用Verilog即可实现设计。PSoC3、PSoC4和PSoC5系列微控制器可包含4个到24个此类逻辑模块（UDB）。

 

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Lot of 112 Heritage Transber 517170-2010 Switcher Regulators T67776

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GE Fanuc IC697PCM711K, IC697MEM715B Coprocessor w/ 128 kb CMOS Memory T68173